Ang advanced na packaging ay isa sa mga teknolohikal na highlight ng panahon ng 'More than Moore'.Habang lalong nagiging mahirap at magastos ang pag-miniaturise ng mga chips sa bawat node ng proseso, ang mga inhinyero ay naglalagay ng maraming chips sa mga advanced na pakete upang hindi na sila maghirap na paliitin ang mga ito.Ang artikulong ito ay nagbibigay ng maikling panimula sa 10 sa mga pinakakaraniwang termino na ginagamit sa advanced na teknolohiya ng packaging.
2.5D na pakete
Ang 2.5D package ay isang pagsulong ng tradisyonal na 2D IC packaging technology, na nagbibigay-daan para sa mas pinong linya at paggamit ng espasyo.Sa isang 2.5D na pakete, ang mga bare dies ay isinalansan o inilalagay sa tabi-tabi sa ibabaw ng isang interposer layer na may silicon vias (TSVs).Ang base, o interposer layer, ay nagbibigay ng koneksyon sa pagitan ng mga chips.
Ang 2.5D package ay karaniwang ginagamit para sa mga high-end na ASIC, FPGA, GPU at memory cube.Nakita noong 2008 na hinati ng Xilinx ang malalaking FPGA nito sa apat na maliliit na chip na may mas mataas na ani at ikinonekta ang mga ito sa silicon interposer layer.Ang mga 2.5D na pakete ay ipinanganak at kalaunan ay naging malawakang ginagamit para sa high bandwidth memory (HBM) na pagsasama ng processor.
Diagram ng isang 2.5D na pakete
3D na packaging
Sa isang 3D IC package, ang logic die ay pinagsama-sama o may storage die, na inaalis ang pangangailangan na bumuo ng malalaking System-on-Chips (SoCs).Ang die ay konektado sa isa't isa sa pamamagitan ng aktibong interposer layer, habang ang 2.5D IC packages ay gumagamit ng conductive bumps o TSVs para i-stack ang mga component sa interposer layer, ang 3D IC packages ay nagkokonekta ng maraming layer ng silicon wafers sa mga component gamit ang TSVs.
Ang teknolohiya ng TSV ay ang pangunahing teknolohiyang nagpapagana sa parehong 2.5D at 3D IC na mga pakete, at ang industriya ng semiconductor ay gumagamit ng teknolohiya ng HBM upang makagawa ng mga DRAM chip sa mga 3D IC na pakete.
Ang isang cross-sectional na view ng 3D package ay nagpapakita na ang vertical interconnection sa pagitan ng mga silicon chips ay nakakamit sa pamamagitan ng metallic copper TSVs.
Chiplet
Ang mga chiplet ay isa pang anyo ng 3D IC packaging na nagbibigay-daan sa magkakaibang pagsasama ng mga bahagi ng CMOS at hindi CMOS.Sa madaling salita, ang mga ito ay mas maliliit na SoC, na tinatawag ding mga chiplet, sa halip na malalaking SoC sa isang pakete.
Ang paghahati-hati ng isang malaking SoC sa mas maliit, mas maliliit na chip ay nag-aalok ng mas mataas na ani at mas mababang gastos kaysa sa isang solong bare die.Binibigyang-daan ng mga chiplet ang mga taga-disenyo na samantalahin ang isang malawak na hanay ng IP nang hindi kinakailangang isaalang-alang kung aling proseso ng node ang gagamitin at kung aling teknolohiya ang gagamitin sa paggawa nito.Maaari silang gumamit ng malawak na hanay ng mga materyales, kabilang ang silikon, salamin at mga laminate upang gawin ang chip.
Ang mga sistemang nakabatay sa Chiplet ay binubuo ng maraming Chiplet sa isang intermediary layer
Mga Fan Out Package
Sa isang pakete ng Fan Out, ang "koneksyon" ay pinapaypayan sa ibabaw ng chip upang magbigay ng higit pang panlabas na I/O.Gumagamit ito ng epoxy molding material (EMC) na ganap na naka-embed sa die, na inaalis ang pangangailangan para sa mga proseso tulad ng wafer bumping, fluxing, flip-chip mounting, paglilinis, bottom spraying at curing.Samakatuwid, walang kinakailangang intermediary layer, na ginagawang mas madali ang heterogenous integration.
Nag-aalok ang fan-out na teknolohiya ng mas maliit na package na may mas maraming I/O kaysa sa iba pang mga uri ng package, at noong 2016 ito ang technology star nang magamit ng Apple ang packaging technology ng TSMC para isama ang 16nm application processor at mobile DRAM nito sa iisang package para sa iPhone. 7.
Fan-out na packaging
Fan-Out Wafer Level Packaging (FOWLP)
Ang teknolohiya ng FOWLP ay isang pagpapabuti sa wafer-level packaging (WLP) na nagbibigay ng higit pang panlabas na koneksyon para sa mga silicon chips.Kabilang dito ang pag-embed ng chip sa isang epoxy molding material at pagkatapos ay pagbuo ng high density redistribution layer (RDL) sa ibabaw ng wafer at paglalagay ng mga solder ball upang bumuo ng reconstituted wafer.
Nagbibigay ang FOWLP ng malaking bilang ng mga koneksyon sa pagitan ng package at application board, at dahil mas malaki ang substrate kaysa sa die, ang die pitch ay talagang mas nakakarelaks.
Halimbawa ng FOWLP package
Heterogenous integration
Ang pagsasama-sama ng iba't ibang mga bahagi na ginawa nang hiwalay sa mga mas mataas na antas ng mga asembliya ay maaaring mapahusay ang paggana at pagbutihin ang mga katangian ng pagpapatakbo, kaya ang mga tagagawa ng mga bahagi ng semiconductor ay maaaring pagsamahin ang mga functional na bahagi na may iba't ibang mga daloy ng proseso sa isang solong pagpupulong.
Ang heterogeneous integration ay katulad ng system-in-package (SiP), ngunit sa halip na pagsamahin ang maraming bare dies sa isang substrate, pinagsasama nito ang maraming IP sa anyo ng mga Chiplet sa isang substrate.Ang pangunahing ideya ng heterogenous integration ay upang pagsamahin ang maramihang mga bahagi na may iba't ibang mga function sa parehong pakete.
Ang ilang mga teknikal na bloke ng gusali sa heterogenous na pagsasama
HBM
Ang HBM ay isang standardized stack storage technology na nagbibigay ng mataas na bandwidth channel para sa data sa loob ng isang stack at sa pagitan ng memory at lohikal na mga bahagi.Ang mga pakete ng HBM ay nag-stack ng memory die at ikinonekta ang mga ito nang magkasama sa pamamagitan ng TSV upang lumikha ng higit pang I/O at bandwidth.
Ang HBM ay isang pamantayan ng JEDEC na patayong nagsasama ng maraming layer ng mga bahagi ng DRAM sa loob ng isang package, kasama ng mga processor ng application, GPU at SoC.Pangunahing ipinapatupad ang HBM bilang isang 2.5D na pakete para sa mga high-end na server at networking chips.Tinutugunan na ngayon ng paglabas ng HBM2 ang mga limitasyon sa kapasidad at bilis ng orasan ng unang paglabas ng HBM.
Mga pakete ng HBM
Intermediate Layer
Ang interposer layer ay ang conduit kung saan ipinapasa ang mga electrical signal mula sa multi-chip bare die o board sa package.Ito ang electrical interface sa pagitan ng mga socket o connector, na nagpapahintulot sa mga signal na mapalaganap sa malayo at konektado din sa iba pang mga socket sa board.
Ang layer ng interposer ay maaaring gawa sa silikon at mga organikong materyales at nagsisilbing tulay sa pagitan ng multi-die die at ng board.Ang mga layer ng Silicon interposer ay isang napatunayang teknolohiya na may mataas na fine pitch I/O density at mga kakayahan sa pagbuo ng TSV at gumaganap ng mahalagang papel sa 2.5D at 3D IC chip packaging.
Karaniwang pagpapatupad ng isang system na nahati ang intermediate na layer
Muling pamamahagi ng layer
Ang redistribution layer ay naglalaman ng mga tansong koneksyon o alignment na nagbibigay-daan sa mga de-koryenteng koneksyon sa pagitan ng iba't ibang bahagi ng package.Ito ay isang layer ng metallic o polymeric dielectric na materyal na maaaring isalansan sa pakete na may bare die, kaya binabawasan ang I/O spacing ng malalaking chipset.Ang mga redistribution layer ay naging mahalagang bahagi ng 2.5D at 3D package solutions, na nagpapahintulot sa mga chips sa kanila na makipag-ugnayan sa isa't isa gamit ang mga intermediary layer.
Pinagsamang mga pakete gamit ang mga layer ng muling pamamahagi
TSV
Ang TSV ay isang pangunahing teknolohiya sa pagpapatupad para sa 2.5D at 3D na mga solusyon sa packaging at isang copper-filled wafer na nagbibigay ng vertical interconnect sa pamamagitan ng silicone wafer die.Ito ay tumatakbo sa buong die upang magbigay ng isang de-koryenteng koneksyon, na bumubuo sa pinakamaikling landas mula sa isang gilid ng die patungo sa isa pa.
Ang mga through-hole o vias ay nakaukit sa isang tiyak na lalim mula sa harap na bahagi ng wafer, na pagkatapos ay insulated at pinupuno sa pamamagitan ng pagdeposito ng isang conductive na materyal (karaniwang tanso).Kapag ang chip ay ginawa, ito ay ninipis mula sa likod na bahagi ng wafer upang ilantad ang vias at ang metal na idineposito sa likod na bahagi ng wafer upang makumpleto ang TSV interconnect.
Oras ng post: Hul-07-2023